Show HN: FPGA設計の高速化 – 慣用的なPythonから合成可能なVerilogへ
Holosoは、慣用的なPythonコードを合成可能なVerilog RTLに変換するベンダー非依存のHLSツールです。Pythonのパース、CFGの構築、必要演算子の特定、最小特化VLIWコアの構築、マイクロコードの静的スケジューリングを行い、VerilogやCocotbなどを出力します。Lattice ECP5対応で浮動小数点もサポート。Apache-2ライセンスで公開されています。
背景メモ
- Holosoは、Pythonで書いたコードをそのままFPGA向けの回路記述（Verilog）に変換する、ベンダー非依存の高位合成（HLS）ツール。投稿者は組み込みシステム開発者で、自らのKalmanフィルタや制御系の実装を加速する目的で開発した。